Monday, June 5, 2023

Modul 3: Percobaan 2 Kondisi 20




1. Kondisi
[Kembali]

Kondisi 20 (PERCOBAAN 2)

Buatlah rangkaian seperti gambar percobaan 2 ubah besar sumber dengan 3.3 v dengan output seven segment common anoda

2. Gambar Rangkaian Simulasi [Kembali]

Kondisi 20


Gambar 2.1 Rangkaian Percobaan 2 Kondisi 20


3. Video [Kembali]

Kondisi 20




4. Prinsip Kerja [Kembali]

Kondisi 20

  • Pada rangkaian Asyncronous counter di atas, terdapat komponen input yang terdiri dari 6 saklar SPDT yang dihubungkan dengan vcc (logika 3.3 V) dan ground (logika 0) yang kemudian dihubungkan dengan counter 74LS90 dan 7493.

    Pada percobaan , kaki input CKA dan CKB dari counter 74LS90 dan 7493 terhubung ke sinyal clock. kaki input CKA  7493 terhubung ke sinyal clock dan kaki input CKB diumpan balikkan ke output dari kaki QA.

    Ouput pada rangkaian di atas mengeluarkan logika 4 bit yang Pada counter 74LS90 dan counter 7448 yang terhubung ke seven segment katoda.

    Pada counter 74LS90 memiliki 6 masukan dan 4 keluaran, sedangkan counter 7493 memiliki 2 masukan dan 4 keluaran. Selain itu, Counter 74LS90 akan mengitung atau mencacah desimal 0-9 yakni dari 0000 - 1001, sedangkan counter 7493 akan menghitung atau mencacah hexadesimal dari 0-15(F) yakni dari 0000 - 1111.

    Pada counter 74LS90 terdapat 4 kaki  masukan yang berguna sebagai reset dan set. Kaki-kaki tersebut adalah R0(1), R0(2),  R9(1), R9(2). Kaki-kaki ini bekerja berpasangan, R0(1) dan R0(2) kemudian R9(1) dan R9(2). Jika ketika input kaki R0(1) dan R0(2) di don't care atau diberi logika 0 dan input kaki R9(1) dan R9(2) diberi logika 1, maka counter 74LS90 akan berlogika 1 1 1 1 dan menset

    Begitu juga pada counter 7493, terdapat 2 kaki masukan yang berfungsi sebagai reset, yaitu R0(1) dan R0(2). Jika R0(1) dan R0(2) diberi logika 1 dan input kaki R9(1) dan R9(2) di don't care atau diberi logika 0, maka output counter 74LS90 akan berlogika 0 0 0 0 dan mereset, dan pada seven segmen anoda menunjukkan angka 0.

    Ketika input kaki R0(1) dan R0(2) salah satunya berlogika 1, dan pada kaki R9(1) dan R9(2) salah satunya berlogika 1,

    Demikiian juga pada Pada Counter 7493, ketika input kaki R0(1) dan R0(2) salah satunya berlogika 1, maka akan dalam keadaan counter up asyncronous dan ouput counter 7493 akan menghitung dari 0-15 yakni dari 0000 - 1111 . 
    Pada IC 7439, kaki CKA digunakan sebagai input A yang berfungsi sebagai pengatur output Q0. Sementara kaki CKB digunakan sebagai input B yang berfungsi sebagai pengatur output Q1, Q2, dan Q3. Pada percobaan kedua ini, rangkaian yang digunakan adalah rangkaian Asynchronous, sehingga kaki CKB menerima input dari output CKA. Oleh karena itu, nilai CKB bergantung pada nilai CKA pada IC 74LS90.

5. Link Download [Kembali]

Link Download HTML                  : Download
Link Download Rangkaian            : Download
Link download Video                     : Download
Link datasheet  7404                      : Download
Link datasheet  4073 AND              : Download
Link datasheet  7486                      : Download
Link datasheet  7408                      : Download



















Entri yang Diunggulkan

Modul 1 Percobaan 3 Praktikum uP & uC

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Prosedur 2. Hardware dan Diagram Blok 3. Rangkaian Simulasi dan Prinsip Kerja 4. Flow...