M. Yazid: June 2023

Thursday, June 8, 2023

Laporan Akhir 2 Modul 3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

1. Jurnal[Kembali]

Jurnal Percobaan 2a

Jurnal Percobaan 2b

2. Alat dan bahan [Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

1. Jumper

Gambar 1. Jumper

2. Panel DL 2203D

3. Panel DL 2203C

4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

B. Alat dan Bahan (Proteus)

1. IC 74LS90

Gambar 1 IC 74LS90

2. IC 7493

Gambar 2 IC 7493

3. Power DC

Gambar 4 Power DC

4. Switch (SW-SPDT)

Gambar 5 Switch

5. Logicprobe atau LED

Gambar 6 Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

Untuk rangkaian counter dalam percobaan ini, digunakan 6 sakelar SPDT sebagai input. IC 74LS990 memiliki 6 input dan 4 output. Input CKA dan CKB terhubung ke clock, sedangkan input R0(1) terhubung ke B0, R0(2) terhubung ke B1, R9(1) terhubung ke B2, dan R9(2) terhubung ke B3 melalui sakelar SPDT. Pada setiap IC counter, terdapat total 6 input sakelar SPDT. IC 74LS90 memiliki 6 input, yaitu 4 input sinkron terhubung ke sumber daya dan 2 input asinkron sebagai input clock. IC 7493 memiliki 4 input, di mana 2 input sakelar SPDT terhubung ke sumber daya sebagai input sinkron dan 2 input lainnya berupa input asinkron sebagai input clock. IC 7493 terdiri dari 4 input dan 4 output. Bagian CKA dan CKB terhubung ke clock, bagian R0(1) terhubung ke B4, dan R0(2) terhubung ke B5.

Kedua IC tersebut bersifat fall time (aktif low), yang berarti mereka akan aktif saat diberikan input 0. Sesuai dengan prinsip rangkaian asynchronous binary counter, rangkaian ini akan menghasilkan output yang berubah dari kondisi "0" ke "1" atau sebaliknya, secara berurutan. Hal ini dikarenakan rangkaian hanya dikendalikan oleh satu sinyal clock. Karena kerjanya secara bertahap, output dari flip flop pertama (Q0) akan menjadi input kedua, menghasilkan output kedua (Q1) yang kemudian menjadi input pada flip flop ketiga, dan seterusnya. Dengan demikian, sesuai dengan prinsip kerjanya, rangkaian ini menghasilkan perubahan output secara bertahap. Misalnya, pada awalnya nilai H0, H1, H4, dan H5 adalah 1 (led menyala), sedangkan nilai H2, H3, H6, dan H7 adalah 0 (led mati). Beberapa detik kemudian, terjadi perubahan pada nilai output di mana nilai H2 dan H6 menjadi 1 (led menyala), sementara nilai H0, H1, H3, H4, H5, H7 menjadi 0 (led mati), dan seterusnya secara bergantian hingga semua led memiliki nilai 1 (led menyala).

Pada rangkaian 2a, input clock CKA dan CKB dihubungkan secara bersamaan pada setiap IC, sehingga pengaruhnya akan terlihat pada output masing-masing IC. Pada awalnya, output biner diperoleh secara acak dengan kenaikan bit LSB dan MSB yang tidak beraturan. Namun, hasil yang diperoleh masih sesuai dengan prinsip kerja yang diharapkan. Dengan demikian, dapat disimpulkan bahwa pada rangkaian asynchronous binary counter ini akan terjadi perubahan pada outputnya yang bergantung pada perubahan input clock. Karena kedua IC tersebut bersifat fall time, saat inputnya berupa fall time, outputnya akan bergantian, sehingga perubahan tersebut akan terlihat pada nilai binernya.

Pada percobaan 2b, dirangkai rangkaian asynchronous binary counter yang menggunakan dua IC counter, yaitu 74LS90 dan 7493. Rangkaian ini juga menggunakan 6 sakelar SPDT sebagai input. IC 74LS990 terdiri dari 6 input dan 4 output. Input CKA dan CKB terhubung ke clock, sedangkan input R0(1) terhubung ke B0, R0(2) terhubung ke B1, R9(1) terhubung ke B2, dan R9(2) terhubung ke B3 melalui sakelar SPDT. Pada setiap IC counter, terdapat total 6 input sakelar SPDT. IC 74LS90 memiliki 6 input, yaitu 4 input sinkron terhubung ke sumber daya dan 2 input asinkron sebagai input clock. IC 7493 memiliki 4 input, di mana 2 input sakelar SPDT terhubung ke sumber daya sebagai input sinkron, dan 2 input lainnya berupa input asinkron sebagai input clock. IC 7493 terdiri dari 4 input dan 4 output. Bagian CKA dan CKB terhubung ke clock, bagian R0(1) terhubung ke B4, dan R0(2) terhubung ke B5.

Prinsip kerja pada percobaan 2a dan 2b sama. Perbedaannya terletak pada CKB pada masing-masing IC, di mana CKB juga dihubungkan kembali ke outputnya. Namun, hasil yang diperoleh masih sesuai dengan prinsip kerja yang seharusnya. Dengan demikian, dapat disimpulkan bahwa pada rangkaian asynchronous binary counter ini akan terjadi perubahan pada outputnya yang bergantung pada perubahan input clock. Karena kedua IC tersebut bersifat fall time, saat inputnya berupa fall time, outputnya akan bergantian, sehingga perubahan tersebut akan terlihat pada led. Pada rangkaian 2b, input clock hanya dihubungkan pada CKA saja, sehingga input clock CKB diperoleh setelah ada output pada Q0, di mana Q0 mempengaruhi input CKB. Dengan kata lain, pada rangkaian 2b, input clock CKB diperoleh secara bergilir dari CKA. Karena input clock pada masing-masing IC berupa input low, output yang diperoleh akan berubah saat input clock mencapai fall time. Oleh karena itu, saat input clock pada IC counter divariasikan, output pada masing-masing IC counter akan berubah sesuai dengan perubahan input clock. Ketika input clock berupa fall time, pada saat itu output akan bergantian dari bit 1 hingga bit 4.

5. Video Percobaan [Kembali]

6. Analisis [Kembali]

1). Analisa perbedaan CLK 1 dan CLK 2?

Jawab :

CLK 1 mempengaruhi output Q0 saja. Sedangkan CLK 2 mempengaruhi output Q1,Q2,Q3. Pada rangkaian 2a CLK 1 dan CLK 2 nya dipasang secara langsung, sehingga CLK 1 dan CLK 2 nilainya sama, sehingga ouputnya tidak berurutan. Pada rangkaian 2b, hanya yang menerima input langsung dari clock, sehingga nilai outputnya berurutan.

2). Analsa perbedaan kedua IC berdasarkan percobaan?

Jawab :

Pada percobaan 2a dan 2b menggunakan IC 74LS90 dan 7493. IC 74LS90 merupakan counter dimana akan mencacah atau menghitung desimal secara asyncronous counter dari 0-9 yakni dari biner 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1001, dan akan terseret ke ke 0000 lagi. sedangkan IC 7493 merupakan counter dimana akan mencacah atau menghitung hexadesimal dari 0-15 yakni dari biner 0000-1111 dan kembali ke 0000.

3). Analisa pengaruh perbedaan rangkaian pada percobaan 2a dan 2b?

Jawab :

Rangkaian pada percobaan 2a, input clocknya terhubung ke CKA dan menghasilkan output Q0 begitupun CKB outputnya Q1,Q2,Q3. Output yang dihasilkan pada percobaan 2a tidak berurutan. Contohnya saat B0=1, B1=0, B2=0, B3=1, B4=1, B5=0 maka output untuk H4, H5, H6, H7 yaitu 0, 3, 4, 7, 8, 11, 12, 15, 0, 3, 8 dan H0, H1, H2, H3 yaitu 0, 3, 4, 7, 8, 1, 2, 5, 6, 9, 0.

Rangkaian pada percobaan 2b, input dari CKB tergantung dari output CKAnya (Q0), output yang dihasilkan berurutan. Contohnya pada IC 74LS90 diberikan input 0, nilainya 0 sampai 9 dan pada IC 7493 diberikan input 0 nilainya berurutan juga dari 0 sampai 15.

7. Download [Kembali]

HTML
Simulasi Proteus klik disini
Video Percobaan klik disini
Datasheet IC 74LS112 klik disini
Datasheet Switch klik disini

Laporan Akhir 1 Modul 3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

1. Jurnal[Kembali]

2. Alat dan bahan [Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

1. Jumper

Gambar 1. Jumper

2. Panel DL 2203D

3. Panel DL 2203C

4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

B. Alat dan Bahan (Proteus)

1. IC 74LS112 (JK filp flop)

Gambar 1 IC 74LS112

2. Power DC

Gambar 2 Power DC

3. Switch (SW-SPDT)

Gambar 3 Switch

4. Logicprobe atau LED

Gambar 4 Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

Pada percobaan 1 ini, menggunakan rangkaian counter asyncronous, dimana vcc mengaliri switch SPDT ketika switch SPDT berlogika 1, dan juga mengaliri input J dan K pada Flip Flop yang pertama dan input CLK dihubungkan ke clock. arus dari SPDT dialirkan menuju setiap input RS pada setiap flip flop dan input JK pada setiap flip flop berikutnya. sedangkan input CLK pada setiap flip flop setelah flip flop pertama dihubungkan dengan input Q atau pun Q' Flip Flop sebelumnya, sehingga perubahan logic probe pada setiap outpiakan bergulir.

Ketika CLK Flip flop dihubungkan ke Q flip flop sebelumnya maka akan terangkai counter UP, dimana Logic Probe akan berubah dari nilai desimal terkecil (0) hingga ke nilai desimal maksimal

Ketika CLK Flip flop dihubungkan ke Q' flip flop sebelumnya maka akan terangkai counter Down, dimana Logic Probe akan berubah dari nilai desimal maksimal hingga ke nilai desimal terkecil.

Pada percobaan 1 ini digunakan 4 J-K flip flop yang dihubungkan secara seri, yang mana J-K flip flop yang kedua harus menunggu output J-K flip flop yang pertama dan begitu juga seterusnya. Ketika rangkaian dijalankan dengan kondisi R dan S berlogika 1 atau mati karena R dan S aktif low, dan clock terhubung ked clock, maka rangkaian akan menghasilkan output bilangan biner 0-15 yang mana ini merupakan counter up.

5. Video Percobaan [Kembali]

6. Analisis [Kembali]

1). Analisalah output yang dihasilkan pada percobaan 1 berdasarkan masing-masing flip-flop!

Jawab:

Percobaan 1, 4 buah JK flip-flop saling terhubung dimana ini merupakan rangkaian Asynchronus Binary yang output masing-masing flip-flop yang digunakan akan berguling akibat hanya flip-flop yang paling ujung saja yang dikendalikan oleh sinyal clock (JK Flip Flop yang pertama) sedangkan untuk clock JK Flip Flop yang kedua sampai keempat berasal dari output Q JK flip flop sebelumnya. Setiap JK flip flop membentuk rangkaian T flip flop berlogika 1 sehingga outputnyaa bersifat toggle. Sedangkan untuk clock fall time. Saat clock fall time maka output JK Flip flop awalnya 0 akan mengalami perubahan kenaikan menjadi 1, dan flip flop kedua tidak mengalami perubahan karena dalam kondisi rise time dimana outputnya berlogika 0 begitupun untuk kedua dan ketiga sehingga didapatkan 0001 dengan bilangan desimal 1. Pada timing diagram terjadi delay time pada setiap perubahan output. H0 akan berubah saat fall time clock pertama, H1 berubah saat kelipatan fall time H0 (clk 2) H2 berubah saat fall time clock keempat, dan H3 berubah saat fall time clock ke 8 sehingga terjadi kenaikan pencacah nilai biner 4 bit dari 0000 sampai 1111 lalu kembali ke 0000 dimana didapatkan desimalnya dari 0 sampai 15 dan kembali ke 0 dan seterusnya.

2). Jelaskan kenapa Flip-flop terakhir disebut dengan MSB!

Jawab:

Karena flip-flop terakhir atau H3 memiliki nilai terbesar, dimana saat perubahan dari 0 dan 1 besar. H3 berubah saat fall time clock ke 8 yaitu dari 10000 saat didesimalkan nilainya besar yaitu 8 dan 0000 saat didesimalkan nilainya 0, dibandingkan dengan 0001 dan 0000 itu bedanya cuma 1 dan 0, lebih jauh perubahan yang 1000, karena perubahan yang besar itulah kenapa flip-flop terakhir atau H3 disebut MSB.

7. Download [Kembali]

HTML
Simulasi Proteus klik disini
Video Percobaan klik disini
Datasheet IC 74LS112 klik disini
Datasheet Switch klik disini

Monday, June 5, 2023

Modul 3: Percobaan 3 Kondisi 15

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian

3. Video

4. Prinsip Kerja

5. Link Download

1. Kondisi [kembali]

Modul 3
Percobaan 3 Kondisi 15

Buatlah rangkaian seperti gambar percobaan 3.b, ubah gerbang logika menjadi gerbang logika XOR.

2. Gambar Rangkaian [kembali]

a. Percobaan 3 Kondisi 15

Gambar 2.1 Rangkaian Percobaan 3 Kondisi 15

3. Video [kembali]

a. Percobaan 3 Kondisi 15

4. Prinsip Kerja [kembali]

a. Percobaan 3 Kondisi 15

↳ Tegangan dengan logika 1 terhubung ke VCC dan digunakan sebagai input untuk 8 saklar SPDT, sedangkan tegangan dengan logika 0 terhubung ke ground. Kemudian terhubung ke IC dengan tipe 74192 dan 74193, yang memiliki 8 input dan 6 output. Input D0 terhubung ke S4, D1 terhubung ke S5, D2 terhubung ke S6, dan D3 terhubung ke S7. Sedangkan input UP terhubung ke output gerbang XOR pertama, DN terhubung ke output gerbang XOR kedua, PL terhubung ke S3, dan MPR terhubung ke S0. Setiap kaki gerbang AND terhubung ke S1 dan S2. Pada rangkaian ini, nilai S4 adalah 1, dan nilai S0, S1, S2, S3, S5, S6, dan S7 diberi masukan 0.

Ketika rangkaian disimulasikan, nilai keluaran Q0 akan menjadi 1, sementara keluaran lainnya akan menjadi 0. Hal ini terjadi karena hanya S4 yang menerima masukan 1 dan terhubung ke D0. Hasilnya, output Q0 menjadi 1. Hal ini sesuai dengan prinsip kerja rangkaian penghitung biner sinkron, dimana output dari flip flop (IC yang digunakan) berubah secara serempak. Hal ini terjadi karena setiap input dikendalikan oleh sinyal clocknya masing-masing. Setiap input memiliki clocknya sendiri, sehingga tidak ada ketergantungan antara output pertama dengan input kedua. Pada rangkaian ini, keluaran hanya bergantung pada jam sinyal, tanpa ketergantungan dengan komponen lainnya. Oleh karena itu, keluaran dapat dikendalikan secara serempak dan permainan tetap stabil.
Di dalam rangkaian ini terdapat gerbang XOR. Seperti yang diketahui, gerbang XOR merupakan gerbang OR eksklusif, yang berarti outputnya akan menjadi 1 jika jumlah input yang dijumlahkan menghasilkan bilangan ganjil, dan akan menjadi 0 jika jumlah input yang dijumlahkan menghasilkan bilangan genap. Dalam kasus ini, kita dapat melihat bahwa switch S1 dengan logika 0 masuk ke gerbang XOR pertama, dan informasi selanjutnya mengenai jam tidak tersedia.

5. Link Download [kembali]

Link Download HTML : Download

Link Download Rangkaian : Download

Link download Video : Download

Link datasheet 7404 : Download

Link datasheet 7432 : Download

Link datasheet 7486 : Download

Link datasheet 7408 : Download

Modul 3: Percobaan 2 Kondisi 20

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video

4. Prinsip Kerja

5. Link Download

1. Kondisi [Kembali]

Kondisi 20 (PERCOBAAN 2)

Buatlah rangkaian seperti gambar percobaan 2 ubah besar sumber dengan 3.3 v dengan output seven segment common anoda

2. Gambar Rangkaian Simulasi [Kembali]

Kondisi 20

Gambar 2.1 Rangkaian Percobaan 2 Kondisi 20

3. Video [Kembali]

Kondisi 20

4. Prinsip Kerja [Kembali]

Kondisi 20

Pada rangkaian Asyncronous counter di atas, terdapat komponen input yang terdiri dari 6 saklar SPDT yang dihubungkan dengan vcc (logika 3.3 V) dan ground (logika 0) yang kemudian dihubungkan dengan counter 74LS90 dan 7493.

Pada percobaan , kaki input CKA dan CKB dari counter 74LS90 dan 7493 terhubung ke sinyal clock. kaki input CKA 7493 terhubung ke sinyal clock dan kaki input CKB diumpan balikkan ke output dari kaki QA.

Ouput pada rangkaian di atas mengeluarkan logika 4 bit yang Pada counter 74LS90 dan counter 7448 yang terhubung ke seven segment katoda.

Pada counter 74LS90 memiliki 6 masukan dan 4 keluaran, sedangkan counter 7493 memiliki 2 masukan dan 4 keluaran. Selain itu, Counter 74LS90 akan mengitung atau mencacah desimal 0-9 yakni dari 0000 - 1001, sedangkan counter 7493 akan menghitung atau mencacah hexadesimal dari 0-15(F) yakni dari 0000 - 1111.

Pada counter 74LS90 terdapat 4 kaki masukan yang berguna sebagai reset dan set. Kaki-kaki tersebut adalah R0(1), R0(2), R9(1), R9(2). Kaki-kaki ini bekerja berpasangan, R0(1) dan R0(2) kemudian R9(1) dan R9(2). Jika ketika input kaki R0(1) dan R0(2) di don't care atau diberi logika 0 dan input kaki R9(1) dan R9(2) diberi logika 1, maka counter 74LS90 akan berlogika 1 1 1 1 dan menset

Begitu juga pada counter 7493, terdapat 2 kaki masukan yang berfungsi sebagai reset, yaitu R0(1) dan R0(2). Jika R0(1) dan R0(2) diberi logika 1 dan input kaki R9(1) dan R9(2) di don't care atau diberi logika 0, maka output counter 74LS90 akan berlogika 0 0 0 0 dan mereset, dan pada seven segmen anoda menunjukkan angka 0.

Ketika input kaki R0(1) dan R0(2) salah satunya berlogika 1, dan pada kaki R9(1) dan R9(2) salah satunya berlogika 1,
Demikiian juga pada Pada Counter 7493, ketika input kaki R0(1) dan R0(2) salah satunya berlogika 1, maka akan dalam keadaan counter up asyncronous dan ouput counter 7493 akan menghitung dari 0-15 yakni dari 0000 - 1111 .
Pada IC 7439, kaki CKA digunakan sebagai input A yang berfungsi sebagai pengatur output Q0. Sementara kaki CKB digunakan sebagai input B yang berfungsi sebagai pengatur output Q1, Q2, dan Q3. Pada percobaan kedua ini, rangkaian yang digunakan adalah rangkaian Asynchronous, sehingga kaki CKB menerima input dari output CKA. Oleh karena itu, nilai CKB bergantung pada nilai CKA pada IC 74LS90.